实例探究 > 使用 Allegro TimingVision 环境加速高速接口的时序收敛：Cavium 和 Cadence 案例研究

使用 Allegro TimingVision 环境加速高速接口的时序收敛：Cavium 和 Cadence 案例研究

技术

网络与连接 - 网关
处理器与边缘智能 - 微控制器与印刷电路板 (PCB)

适用行业

电网
设备与机械

适用功能

人力资源
产品研发

用例

车载远程信息处理
视觉质量检测

服务

硬件设计与工程服务
测试与认证

关于客户

Cavium 是一家总部位于加利福尼亚州圣何塞的公司，致力于开发用于智能网络、通信、存储、视频和安全应用的高度集成半导体处理器。该公司在马萨诸塞州、印度、台湾和中国设有设计团队。 Cavium 的首席 PCB 设计师 Bill Munroe 和硅后验证团队的同事设计评估板，用于确认公司网络处理器的正确操作和电气特性。它们在用于高速 SerDes 设计的多层板上工作，通常层数与系统服务器板中的层数类似，平均有 12,000 个未路由连接和 3,000 个网络。

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挑战

Cavium 是一家开发高度集成半导体处理器的公司，其 PCB 设计流程面临着重大挑战。电路板布线的手动过程非常耗时，特别是当芯片越来越多地使用基于标准的高速接口、信号越来越敏感、并且具有更复杂的电气和布局实施限制时。该公司的硅后验证团队负责设计评估板，以确认公司网络处理器的正确运行和电气特性，他们花了 8 到 12 周的时间手工路由关键的高速信号。这没有使用额外的人力资源。随着需要评估板的芯片数量的增加，进度压力也越来越大。当芯片从工厂返回时，团队需要准备好电路板，并且随着 Cavium 提供的网络处理器数量的增加，设计数量也随之增加。

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解决方案

Cavium 挑战的解决方案是在他们现有的工具集中找到的。作为一家 Cadence 工厂，该团队实施了 Allegro TimingVision 环境，该环境可在 Allegro PCB Designer 约束驱动的 PCB 设计环境中使用。该技术在设计画布上提供了有关时序和相位信息的实时、颜色编码的视觉反馈。嵌入式定时引擎分析信号相互依赖性以开发智能延迟和相位目标。这极大地加快了路由过程，将其从几周缩短到几天。该团队还使用 Allegro Constraint Manager 进行设计约束管理，并使用 Allegro PCB Router 进行各种逻辑。 Allegro TimingVision 环境改变了 Cavium 的 PCB 设计流程，允许使用 DDRx 接口以更少的层数对其电路板进行更快的“假设”分析，以进行布线研究设计。该团队在使用 Allegro TimingVision 环境时还利用了一些自动交互技术，例如自动交互延迟调整 (AiDT) 技术和带有自动交互中继路由 (AiTR) 的自动交互突破技术 (AiBT)。

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运营影响

The implementation of the Allegro TimingVision environment has significantly transformed Cavium’s PCB design process. The real-time, color-coded visual feedback on timing and phase information right on their design canvas has eliminated the need to switch back and forth between their design canvas and Allegro Constraint Manager. The technology’s embedded timing engine analyzes signal interdependencies to develop smart delay and phase targets, allowing for a more efficient and accurate design process. The team can now handle a larger volume of board designs without having to spend all night in the office. The high-quality Allegro tools have enabled them to deliver high-quality work with greater efficiency than in the past. The team has also learned valuable lessons in the process, such as routing DDR4 signals spaced at 5X the line width for better noise/coupling immunity and ensuring that differential pairs are all matched before trying to match lengths for all signals in a byte lane.

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数量效益

4X faster timing closure, without compromise on quality
Ability to take on increased volume of PCB designs with existing resources
Faster 'what-if' analysis with fewer layers for boards for routing DDRx interfaces

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